| 하드웨어 기술 언어(HDL) | |
| Verilog · SystemVerilog | VHDL |
1. 개요
SystemVerilog는 Verilog를 확장한 하드웨어 기술 및 검증 언어이다. IEEE 1800 표준으로 제정되어 있으며, 기존 Verilog의 설계용 문법에 검증에 필요한 추상화 및 기능을 통합하였다. 2026년 기준 최신 표준은 IEEE 1800-2023이다.기존 Verilog(IEEE 1364)를 포함하는 상위 집합으로 정의되어 있어 기존 Verilog 코드는 별도 수정 없이 SystemVerilog 컴파일러에서 그대로 동작한다.
2020년대 기준 SystemVerilog는 디지털 IC 검증 분야의 사실상 표준 언어로 자리잡았다. ASIC 및 FPGA 설계의 RTL 기술에도 채택이 확대되었으며, UVM을 비롯한 산업 표준 검증 방법론 역시 SystemVerilog의 객체 지향 클래스 라이브러리 위에 구축되어 있다.
2. 역사
3. 상세
4. 여담
- SystemVerilog는 명목상 Verilog의 상위 집합이지만, 실제 툴체인에서는 Verilog처럼 기본 지원이 되지는 않는 경우가 적지 않다. 특히 상용 EDA 툴에서는 SystemVerilog, UVM, 기능 커버리지, SVA, mixed-language simulation, 고급 디버그 기능 등이 서로 다른 라이선스 옵션으로 나뉘어 제공되는 일이 많다.