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1. 개요
VHDL(VHSIC Hardware Description Language)은 디지털 회로의 설계 자동화에 사용하는 하드웨어 기술 언어(HDL; Hardware Description Language), 즉 회로 설계 언어이다.Verilog와 함께 대표적인 하드웨어 기술 언어이며, 대부분의 회사가 고유 포맷을 이용하기보다는 이 두 가지 표준 HDL을 사용하고 있다. 주로 회사에서는 Verilog 계열 HDL을 사용하고, 학교나 연구기관에서는 VHDL을 사용했다.
VHSIC는 Very-High-Speed Integrated Circuits 의 약자로, '초고속 집적회로'라는 뜻이다. VHDL은 말 그대로 전자 회로를 정밀하게 기술하는데 사용하는 컴퓨터 언어로, 시간과 동시성(concurrency)을 표현할 수 있는 표기법이 있다는 점, 컴파일 과정이 다르다는 점 등이 일반 프로그래밍 언어(즉 소프트웨어 프로그래밍 언어)와 다르다.
2. 특징
기본적인 베이스는 본래 Ada의 부분집합에 시간(클럭) 개념을 추가하는 방식이었으나, IEEE 표준화 작업을 거치면서 오늘날과 같은 형태와 문법을 가지게 되었다.VHDL과 베릴로그의 문법을 비교한다면, 상대적으로 VHDL의 문법이 더 복잡하다.
3. 역사
1980년대, VHDL은 ASIC의 동작을 문서화하기 위해 미국 국방부에서 언어 개발을 제안 및 요청하였고, IBM, TI사를 중심으로 언어가 개발되었다. 이 VHDL 파일을 사용하는 시뮬레이션 툴과 VHDL 파일을 실제 하드웨어 회로로 변환하는 논리 합성(synthesis) 툴이 차례대로 개발되었다.이후 1987년 VHDL은 IEEE 1076-1987로 표준화되었다. 1993년, 디지털 회로 설계를 위한 표준 논리 데이터 타입 정의를 제공하는 IEEE 1164-1993 표준과 함께 기존 단점을 보완하기 위해서 IEEE 1076-1993으로 개정되었다. 2000년과 2008년에도 몇몇 부분들을 보완하여 각각 IEEE 1076-2000와 IEEE 1076-2008로 개정되었다.
4. 여담
2010년 이후부터는 Verilog, VHDL을 재치고 SystemVerilog를 기반으로 하는 UVM 등이 더 활발하게 사용되고 있다. 구글 트렌드 비교 결과 반도체 공정이 미세화됨에 따라 설계와 실제 구현 간의 차이를 줄이기 위해 더욱 정밀한 시뮬레이션 모델링이 요구되었으며, 이는 SystemVerilog 기반의 UVM 과 같은 검증 방법론의 도입을 촉진시켰다5. 관련 책과 자료
- Free Range VHDL - Bryan Mealy, Fabrizio Tappero (TeX and PDF)
- VHDL Tutorial: Learn By Example
- VHDL Tutorials and Examples - Russell Merrick(nandland)
- VHDL Projects - Van Loi Le(FPGA4student)