정적 RAM

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1. 개요2. 구조3. 상세

3.1. 셀 구조

3.1.1. 6T 셀3.1.2. 8T 셀3.1.3. 10T 이상 셀3.1.4. 다중 포트 셀

3.2. 보조 회로

3.2.1. 내장 테스트 회로3.2.2. 오류 정정 (ECC)3.2.3. 읽기/쓰기 보조 (assist)

3.3. 공정 구현

4. 설계5. 활용6. 관련 문서

1. 개요

Static Random Access Memory
정적 랜덤 액세스 메모리

메모리 반도체의 일종. 2개의 인버터로 구성된 래치를 사용해 셀당 1비트를 저장한다.

데이터를 한 번 기록하면 전원이 공급되는 한 별도의 주기적인 재충전 없이도 데이터가 그대로 유지되기 때문에, 재충전을 통해 데이터를 유지하는 동적 RAM(DRAM)과 구분해 정적 RAM(SRAM)이라는 이름이 붙었다.

DRAM과 달리 각 셀이 능동적으로 값을 유지하기 때문에 재충전(리프레시) 및 데이터 읽기 후 재기록이 불필요하며, 덕분에 DRAM 대비 레이턴시가 낮으며 고속으로 동작할 수 있다. 대신에 그 대가로 그만큼 셀이 비교적 크고 집적도를 높이기 어렵다는 단점이 존재한다.

메모리 중 플립플롭/레지스터 다음으로 빠르기 때문에 캐시 메모리 등 고속 동작이 필요한 곳에 사용된다.

2. 구조

SRAM 매크로는 크게 셀을 행과 열을 따라 격자 형태로 배치한 셀 어레이와, 주소에 해당하는 셀을 활성화하고 값을 읽고 쓰는 주변 회로로 구성된다.

셀 어레이 (cell array)

워드라인 (wordline)
비트라인 (bitline)
비트셀 (bitcell)

주변 회로 (periphery)

행 디코더 (row decoder)
열 디코더 (column decoder)
증폭기 (sense amplifier)
멀티플렉서 (multiplexer)

3. 상세

3.1. 셀 구조

SRAM 셀 명칭의 숫자는 셀을 구성하는 트랜지스터의 수를 의미하며, 주로 6T 셀과 8T 셀이 사용된다.

3.1.1. 6T 셀

표준적으로 사용되는 구조이다. CMOS에서는 일반적으로 PMOS 2개 및 NMOS 4개, 또는 인버터 2개 및 NMOS 트랜지스터 2개로 구성되어 있다.

3.1.2. 8T 셀

6T 셀에 읽기 전용 (NMOS) 트랜지스터 2개를 더한 구조이다.

3.1.3. 10T 이상 셀

8T 구조에서 전력 소모 등을 추가로 최적화하거나, 신뢰성을 높이기 위해 더 복잡한 10T 이상 구조가 사용되기도 한다.

3.1.4. 다중 포트 셀

동시에 여러 개의 읽기/쓰기가 가능한 구조이다.

3.2. 보조 회로

SRAM의 성능/효율/신뢰성 등 다양한 특성을 개선하기 위해 주변 회로에 여러 보조 회로가 포함되기도 한다. 특히 공정이 미세화되면서 최근에는 이러한 보조 회로들이 기본적으로 사용되고 있다.

3.2.1. 내장 테스트 회로

SRAM은 일반 논리 게이트에 비해 비교적 아날로그 성격이 존재하며, 면적 최적화를 위해 설계상의 여유를 최소화하므로 일반 논리 셀에 비해 공정의 특성 편차에 민감하다. 따라서 일반적으로 불량이 발생한 위치 또는 전기적 특성을 확인할 수 있는 전용 테스트 회로 및 예비 셀이 내장된다.

SRAM이 포함된 칩은 후공정 테스트 단계에서 SRAM의 동작을 확인해 필요시 퓨즈를 통해 SRAM의 오류를 수정해 수율을 개선한다.

3.2.2. 오류 정정 (ECC)

SRAM에 저장된 데이터는 낮은 확률로 값이 바뀌기도 한다. 이를 soft error라고 하며, 공정 미세화 등으로 인해 발생 확률이 늘어났기 때문에 최근 프로세서 설계에서는 신뢰성을 위해 칩 내 여러 SRAM에 오류 정정 코드를 도입해 사용하고 있다.

일반적으로 2비트 에러 검출 및 1비트 에러 수정이 가능한 SECDED(Single Error Correction, Double Error Detection) 수준의 ECC 코드가 사용되며, 데이터를 다시 읽을 수 있는 명령어 캐시 또는 write-through 캐시 등의 경우 가볍게 1비트 오류를 검출하는 패리티만 적용하거나, 또는 신뢰성을 높이기 위해 3비트 검출/2비트 수정이 가능한 DECTED ECC가 적용되기도 한다.

3.2.3. 읽기/쓰기 보조 (assist)

공정 미세화에 따라 SRAM의 읽기/쓰기 안정성이 감소했기 때문에 이를 보완하기 위해 회로의 전압을 일반적으로 사용되는 VDD/GND 전압과 다르게 하는 보조 회로가 사용되는 경우가 많다.

읽기를 위한 보조 회로를 읽기 보조(read assist) 회로, 쓰기를 위한 보조 회로를 쓰기 보조(write assist) 회로라고 한다.

3.3. 공정 구현

칩 면적에서 가장 많은 부분을 차지하는 구조이므로 반도체 공정의 PDK를 설계할 때 일반 논리 셀과 별도로 전용 설계 규칙을 도입해 집중적으로 최적화된다.

일반적으로 반도체 제조사는 목적에 따라 고밀도 셀(HDC, high density cell), 고전류 셀(HCC, high current cell), 저전압 셀(LVC, low voltage cell) 등 여러 가지 옵션의 셀을 설계한다.

4. 설계

EDA의 보편화 이후에는 일반 논리 회로 합성과 별도로 "메모리 컴파일러"(memory compiler)라고 불리는 전용 생성 프로그램으로 생성하는 경우가 많다.

5. 활용

외장 SRAM

비동기 SRAM
동기 SRAM

QDR SRAM

내장 SRAM

캐시 메모리
레지스터 파일
버퍼 메모리

6. 관련 문서

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